其林贝尔分析一种无毛刺DLL型90°移相器设计

DLL 由于其结构简单，且抗PVT 特性良好，广 泛应用于时钟同步、时钟发生器等电路系统中． DLL 的一个典型应用是 DLL 型 90°移相器，可 产生 90°相移时钟，用于 DDＲ SDＲAM 中，从而实现 双倍数据率采样，在不改变时钟频率的条件下提高 数据的传输速率． 常见的 DLL 通过延时线来实现时钟的相移调节． 延时线一般分为压控延时线和数 控延时线两种． 压控延时线是通过改变其栅电压 实现延时调节; 而数控延时线则是通过调整其数字 控制信号以改变延时路径，从而实现延时调节． 数控 延时线结构简单，可全部由数字标准单元构成，不需 要电容元件和电荷泵电路，易集成到数字电路系统 中，面积也相对较小． 但数控延时线是通过改变时钟 信号( 输入为时钟信号时) 的延时路径来实现延时 调节，因此在延时调节过程中会在输出端产生毛刺， 这些毛刺可能会被相关的电路模块认为是时钟的上升沿或下降沿，从而导致使用该时钟的电路系统出 现数据采样错误．

1 传统数控延时线

图 1 介绍的一种基于与非门的传统 数控延时线． 该延时线最小延时不受延时线长度的 限制，因此被广泛应用于 DLL，数控振荡器和时钟管 理模块等电路结构中． 该延时线的延时受数字信号 OE控制( n 为整数，与延时线的级数相关) ． 以 前三级为例，当 OE= 000 时，CKIN通过与非门 1 和 2，延时为 2tNAND ( tNAND为单级与非门的延时) ; 当 OE= 001 时，CKIN通过与非门 3、4、5 和 2， 延时为 4tNAND; 当 OE= 011 时，CKIN信号通过 与非门 3、6、7、8、5 和 2，延时为 6tNAND; 更多级数的 延时控制以此类推． 如图 2 所示，以 OE从 000 切换到 001 为 例分析时钟毛刺产生的原因． 由于控制信号 OE切换时间不确定，该控制信号从 000 切换到 001 的过程中可能会导致时钟输出端 CKOUT产生毛刺． 出现毛刺的具体原因分析如下: 在 t0时刻，OE 0 跳变到 1，经过一个非门和与非门 1 的延时后在节 点 e 产生一个上升沿，此时，因为节点 c 为1，所以节 点 e 的上升沿经过与非门 2 后在 CKOUT端产生一个 下降沿; 另外，t0时刻 O的上升沿经过与非门 3 的延时后在节点 a 生成一个下降沿，由于其他高位 控制信号 OE均为 0，节点 a 的下降沿通过与 非门 4、5、2 在 CKOUT端产生一个上升沿． 由此可见， t0时刻 OE的上升沿经反相器和与非门 1、2 在 CKOUT端生成的下降沿和经与非门 3、4、5、2 在 CKOUT端生成的上升沿共同作用形成一个窄的时钟 毛刺． 由图 2 可看出，毛刺的产生是 OE在节点 CKIN为高电平时切换其状态导致的，因为在节点 CKIN为高电平时，OE的电平变化会通过与非门 3 和1 传递到节点 a 和 e 并分别生成时钟沿，两个节 点的时钟沿传递到 CKOUT端导致毛刺出现． 同理，如果 OE在节点 a 为高电平时切换其状态，也会导 致毛刺出现． 其他控制信号状态切换可依此类推．

2 锁存器及时钟门控

本文提出的无毛刺数控延时线需用到锁存器和 时钟门控，因此本文先简单介绍锁存器和时钟门控． 锁存器( latch) 是数字电路中具有存储功能的逻辑元件，它是一个电平敏感电路． 如图 3( a) 所示，在 时钟信号为低电平时把输入 D 传送到输出端 Q，此 时锁存器处于透明( transparent) 模式． 当时钟跳变 到高电平时，在时钟上升沿处被采样的输入数据在 输出端保持稳定，此时锁存器处于维持( hold) 模式． 工作在这些情形下的锁存器被称为负锁存器． 同理，一个正锁存器 在时钟信号为高电平时把输入 D 传送到输出 Q。

3 无毛刺数控延时线

为解决毛刺问题， 其林贝尔建议在传统数控延时线的基础上引入了寄 存器，锁存器和时钟门控单元． 由于数字控制信号 OE 相对于门控时钟 CKG 是异步信号，引入两级寄 存器将 OE 与 CKG 同步以消除亚稳态，同步后输出 为 OEＲ． 信号 OEＲ 经锁存器锁存后输出为 OEG 传 递到延时线上． 引入锁存器是为了保证控制信号 OE 的状态切换仅在延时线可能产生毛刺的节点( 即 CKIN，a，g，…) 为 0 时才传递到延时线的延时控制节 点( 即 OEG，OEG，OEG，…) 上，避免 因 OE 状态切换造成输出时钟出现毛刺． 引入时钟 门控主要是针对有多位 OE 信号同时由 1 切换到 0 的情形，时钟门控的使能端 E 连接后一级的 OEG 信 号，可确保多位 OE 由 1 到 0 的状态切换是从高位 到低位逐位传递到延时线的节点 OEG 上．